Thèse Intégration Soc d'Un Fpga Analogique pour l'Inférence de Réseaux de Neurones Profonds Coeur de Contrôle et Reconfiguration Dynamique H/F - Doctorat.Gouv.Fr

Établissement : Université Clermont Auvergne École doctorale : Sciences pour l'Ingénieur Laboratoire de recherche : Institut Pascal Direction de la thèse : FRANCOIS BERRY ORCID 0000000258994672 Début de la thèse : 2026-10-01 Date limite de candidature : 2026-06-30T23:59:59 Disposer de coeurs de calcul efficaces et d'un réseau d'interconnexion flexible ne suffit pas à rendre un tel circuit utilisable. Aujourd'hui, le principal frein de l'IA analogique n'est plus tant la faisabilité matérielle ou la consommation par opération (W/MAC) - démontrées par les travaux antérieurs - que la programmabilité du composant et son intégration au sein d'un système complet (SoC).
Pour qu'une « mer » de blocs analogiques puisse héberger un réseau de neurones profond, il faut un mécanisme capable de configurer les poids, de piloter les interconnexions, et de reconfigurer dynamiquement la topologie de calcul lorsque les couches du réseau se succèdent. Ce pilotage doit être assuré sans devenir lui-même un goulot d'étranglement énergétique ou temporel, et sans sacrifier l'avantage de frugalité qui justifie l'approche analogique. C'est ce verrou - doter le circuit mixte d'un coeur de contrôle embarqué et d'un mécanisme de reconfiguration dynamique efficace - qui constitue le coeur de cette thèse. La thèse s'inscrit dans le cluster MIAI (Multidisciplinary Institute in Artificial Intelligence), institut interdisciplinaire labellisé « IA Cluster » dans le cadre de France 2030, et plus précisément dans la chaire Embed-AI consacrée à la frugalité matérielle de l'IA. Elle prolonge le projet régional ARTISTE (« IA en AURA »), qui vise un processeur analogique reconfigurable dédié à l'inférence de CNN. Deux thèses ont déjà été menées dans ce cadre : la première a conçu et fabriqué des coeurs de calcul analogiques à base de matrices micro-MAC (un premier circuit en 28 nm est fonctionnel) ; la seconde, en cours d'achèvement, a développé la matrice d'interconnexion analogique reconfigurable inspirée des FPGA. La présente thèse constitue le troisième volet : réunir ces deux briques au sein d'un circuit unique et lever le verrou de programmabilité et d'intégration système. L'approche exploite les propriétés physiques des signaux (tension, courant) pour réaliser des multiplications-accumulations massivement parallèles à très faible coût énergétique, les multiplications matrice-vecteur représentant plus de 99 % des opérations d'un CNN. L'objectif principal est d'étudier et d'intégrer un processeur de contrôle (de type RISC-V) au sein d'un circuit mixte réunissant des coeurs de calcul analogiques (Analog Tensor Cores) et une matrice d'interconnexion reconfigurable, afin de piloter de manière optimale les interconnexions et d'assurer la reconfiguration dynamique de la topologie de calcul. Le livrable visé est un circuit fonctionnel piloté, capable d'héberger et d'exécuter un réseau de neurones profond. Un volet de support, plus limité, fournira une chaîne de déploiement minimale (preuve de concept) permettant de mapper un réseau réel sur la puce et de valider l'ensemble expérimentalement. Co-conception matériel/logiciel structurée en une boucle itérative de modélisation, prototypage et validation : (1) modélisation système de haut niveau pour explorer les architectures, simuler flux de données et chemins critiques, et fixer les spécifications (taille de la matrice d'ATC, bande passante, besoins de conversion A/N-N/A) ; (2) conception de l'architecture SoC avec intégration du coeur RISC-V, définition du jeu d'instructions/mécanismes de configuration et des interfaces numérique-analogique, et placement stratégique des convertisseurs ; (3) développement du flot de déploiement minimal (Python/C++, ONNX code de configuration) ; (4) validation itérative confrontant les simulations aux contraintes physiques réelles. Outils envisagés : Cadence Virtuoso/Spectre pour le mixte analogique, flot HDL (VHDL/SystemVerilog) pour le numérique, et environnement de modélisation haut niveau (SystemC/Python).

- Master en microélectronique, conception de circuits ou électronique des systèmes.
- Connaissances en architecture des processeurs (RISC-V) appréciées.
- Compétences en développement logiciel (Python/C++) et familiarité avec les frameworks d'IA (TensorFlow/PyTorch).
- Connaissance des systèmes mixtes numérique/analogique, pour appréhender les contraintes du matériel cible (bruit, latence, conversion).
- Bonnes capacités de communication, à l'écrit (anglais) comme à l'oral (anglais ou français).

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